在射频IC电路设计中所考虑的重点是电特性，而版图设计是器件和连线的尺寸 及位置，在电路设计中经常要求器件之间满足某种匹配关系，如要求两个器件匹配、两个MOS管宽长比成比例、电阻成比例及电容成比例等。例如，差分电路结构 能够抑制电源和衬底的共模噪卢。与单端电路结构相比，失配的差分电路不但不能很好的抑制电源和衬底的共模噪声，而且由于它的有源器件比单端电路多，从而引 人了更多的噪声源，使电路性能大大降低。设计全差分电路版图时应采用对称结构，以提髙电路对共模信号和噪声的抑制能力，减小射频IC版图不对称性对电路性能的影响。由此可见，电路设计中的匹配要求必须通过版图设计和工艺实现，在版阁设计中必须认真考虑的两个问题：总体布局问题和匹配设计问题。

在 射频IC版图布局中必须考虑器件分布方式对电路性能的影响。例如，因大尺寸器件的发热而导致的芯片热分布问題，这种热分布将导致具体的器件个体的工作环境 上的差异。另一方面，布局中还必须考虑电源、地线的分布以及衬底的电接触分布问题，不恰当的分布将引入对电源或地线的串联寄生电阻。除此之外，布局还必须 考虑信号的传输关系，器件与器件，器件与单元，单元与单元之间的连接问题。

由于工艺与材料特性等方面的原因，几何形状和尺寸相问的器件在制作完成后并不—定完全相同，也就是说，工艺过程将引入器件的失配和误差。射频IC版图的匹配设计主要是提高器件和连接线在形状、方向、相对位置等方面的匹配程度，以减小射频IC版图失配带来的误差。

对于较大尺寸的对管，由于工艺在一维或者二维方向上的误差，可以采用"拆分"的方法来加以减小，如图1所示。当沿着水平方向存在误差时，左右两个MOS管将存在失配。因此，在射频IC版图布局中采用"同心布局"的结构，将每个晶体管拆成两个MOS管，然后交叉放置。这样M1和M2均承担了两个方向上的工艺误差，使M1和M2匹配。

图2所示照片为一个接收机射频前端集成电路芯片。电路采用全差分结构，版图采用上下对称布局，地线铺在中间，电源线走上下两边，中间布元件。[dt_gap height="5" /]

图1 差分对管得拆分[dt_gap height="5" /]

图2 射频前端集成电路版图和芯片照片

为了减小射频信号的反射损耗和反射引起的失真，射频IC芯片的射频信号输人与输出端均采用共面波导传输线，其特征阻抗应与信号源和负载相匹配。

为了确保电源中能流过足够的电流，并减小电源和地线的封装和键合带来的寄生电感对芯片的影响，使用多个焊盘作为电源和地线。

为了减小电源耦合串扰，在电源和地线之间有意识地增加^滤波电容，以滤除电源屮的交流分貴.保证电路的稳定工作。也就是说，对高頻信号,应尽量减少寄生电容，以提离工作頻率;对直流信号,应尽量利用寄生电容来旁路直流信号中的交流成分从而稳定直流。

对于电路中较长的走线，要考虑到电阻效应。金属、多晶硅分别有不同的方块电附值，实际矩形结构的电阻值只跟矩形的长宽比有关。金属或多晶硅连线越长，电阻值就越大。为防止寄生大电阻对电路性能的影响，电路中的走线应尽量短。片内电感应选用在工作频率上Q值较髙的电感。

静 电放电（electrostatic discharge, ESD）是造成射频IC集成电路失效的一个主要原因。随着CMOS工艺特征尺寸的不断縮小，晶体管对于电压和电流的承受能力不断降低。像0.18um CMOS工艺的栅氧层的厚度只有4nm左右，承受不了10V左右的静态电压。天气干燥时，人体所带的静电可髙达2000V，如果接触到集成电路的引脚，放 电时产生的瞬间电流会烧毁电路内部的器件。因此为了避免射频IC与外部接口时内部电路遭到破坏.集成电路通常都带有ESD保护电路。